Structuur en organisatie van computersystemen 2

Fout bij het aanmaken van de miniatuurafbeelding: Bestand is zoek

Quote Berbers : Ik heb liever dat je teveel schrijft dan te weinig

Maw laat de inkt maar vloeien en schrijf op een gestructureerde manier op wat je weet. Als ze vraagt naar vergelijkingen, vergelijk dan ook en bespreek de dingen niet naast elkaar.

juni 2006

1. Geef alle optimalistatietechnieken voor monoprocessoren (zowel de dynamische als de statische technieken). Bespreek en vergelijk deze.
   1. Bijvraag : welke technieken zijn er positief/negatief voor embedded processoren (antw: alle technieken die extra hardware vragen zijn slecht voor embedded, statische technieken werken vaak beter bij embedded omdat men goed weet welke software er zal draaien en men hiervoor kan optimaliseren (voor desktops weet je niet op voorhand welke software er gedraaid wordt))
2. Waarom zijn caches noodzakelijk? Hoe werken ze? Welke technieken zijn er om hun performantie te verbeteren?
3. termen :
   • CISC (geef ook karakteristieken)
   • VLIW
   • PHT
   • DSM
   • Livermoore loops
   • formule CPU-tijd (cpu-tijd = CPI x IC x klok cyclus tijd)

15 juni 2006

1. Vergelijken van procesoren voor embedded systemen en procesoren voor desktops. Niet alleen wat in hoofdstuk 1 staat, betrek de hele cursus in je antwoord.
2. Opsommen en bespreken van alle misvattingen en valkuilen ivm performantie.
3. Termen:
   • Conditionele instructies
   • Reorder buffer
   • RISC (karakteristieken)
   • Tournament predictor
   • Linpack
   • Snoopy cache

Termverklaringen

23 mei 2006

Alternatief examen dus enkel de termen moeten doen. 6 termen waarvan je er maar 5 hoeft te verklaren:

• Tomasulo
• Livermore Loops (CPI)
• BHT
• Simultaneous MultiThreading
• superblokken (scheduling)
• MAC

27 mei 2005

• Scorebord
• Linpack
• Multicomputer
• Data shuffle
• Issue packet

Termen uit de cursus + korte beschrijving

(kan fouten bevatten, gewoon tijdens studeren opgeschreven)

ALU Arithmetic Logical Unit Amdahl’s wet een verbetering is beperkt tot de fractie die baat heeft bij de verbetering Asynchrone exept. Niets te maken met programma dat uitvoerd, behandeling meestal na het uitvoeren van de instructie betrouwbaarheid maat van succes waarmee een systeem zich gedraagt zoals het moet (bv beschreven in een Service Level Agreement SLA) Branch Branch delay slot de compiler voegt een nuttige instructie toe na de sprong-instructie; deze instructie wordt altijd uitgevoerd branch folding bij onvoorwaardelijke sprong: sprong kan soms nog vervangen worden door de nieuwe instructie => men wint één cycle (zero-cycle unconditional branches) branch history table bijhouden of de branch in het verleden is genomen branch prediction buffer "=" branch history table bubble Stallende instructie Capacity misses working set > cache CDB common data bus, waar alle data overgaat. Reservation stations luisteren hierop of operanden beschikbaar worden Cisc complex instruction set computer Compulsory misses bij eerste toegang miss Conflict misses meerdere blokken in working set wedijveren om zelfde cache blok Control hazard PC veranderd pas bij ID van sprong -> vertraging CPI clock cycles per instruction CSSU compare select and store unit Data hazard RAW, WAW, WAR data shuffle ? dissipatie warmte afleiding DLP Data Level Paralelisme DSM Distributed shared memory DSP digital signal processor dwaling komt door fouten, aanwijzbaar dynamic energy verbruik dynamic power vermogen ECC error correction code EEMBC benchmark voor embedded processoren faling wanneer een systeem zich niet gedraagt zoals in SLA forwarding resultaat van een berekening rechtstreeks naar waar die nodig is FPGA field-programmable gate array, programmeerbare chip FSM ? hpc high performance computing htc high throughput computing IA32 80X86 ILP Instruction level parallelism IPC instruction per clock cycle ISA Instruction set architecture Linpack benchmark LU-decomposities Livermoore loops These are a set of 24 Fortran DO-loops (The Livermore Fortran Kernels, LFK) MAC multiply and accumulate mask nodig voor het maken van chips, kostelijk MIMD multiple instruction stream - multiple data stream MIPS Microprocessor without Interlocked Pipeline Stages MTBF mean time between failures MTTF + MTTR MTTF mean time to failure MTTR mean time to repair multicores meerdere processoren op één chip naam afhankelijkheid 2 operaties gebruiken zelfde register maar er is eigenlijk geen afhankelijkheid niet precieze exceptions NUMA nonuniform memory access, toegangstijd is afhankelijk van plaats data in geheugen PC Program counter performantie 1/uitvoeringstijd pht pattern history table bij branch prediction Pipeline Pipeline registers (genoemd naar de stages IF/ID, ID/EX, EX/MEM, MEM/WB) precise exception de pipeline kan gestopt worden zodat al de instructies vóór de exception uitgevoerd zijn, en die na de exception kunnen herstart worden RAW Read after write register renaming reservation station Reservation stations permit the CPU to fetch and re-use a data value as soon as it has been computed, rather than waiting for it to be stored in a register and re-read. When instructions are issued, they can designate the reservation station from which they want their input to read. When multiple instructions need to write to the same register, all can proceed and only the (logically) last one need actually be written. RISC Reduced instruction set computer ROB A re-order buffer (ROB) is used in a Tomasulo algorithm for out-of-order instruction execution. It allows instructions to be committed in-order. Additional benefits include allowing for precise exceptions and easy rollback for control of target address mispredictions (branch or jump). saturation arithmetic zwart plus schaduw blijt zwart, ook al is het overflow scorebording In a scoreboard, the data dependencies of every instruction are logged. Instructions are released only when the scoreboard determines that there are no conflicts with previously issued and incomplete instructions. SIMD single instruction stream - multiple data stream SISD single instruction stream - single data stream SMT Simultaneus multithreading. Technique for improving the overall efficiency of superscalar CPUs with Hardware multithreading. SMT permits multiple independent threads of execution to better utilize the resources provided by modern processor architectures SOC system on a chip SPEC speculatie resultaten worden gebufferd, en eventueel gebruikt door andere speculatieve instructies, na sprong: commit of abort Stage Structural hazard Een resource die niet gedeeld kan worden vb io poort superpipelining om hogere klokcyclus te halen: minder doen per stage, dus diepere pipeline Synchrone exception fout die te maken heeft met de instructie TLP Thread level paralelism tomasulo scorebord + herbenoeming registers tournament predictor kiest adaptief tussen gebruik lokale of globale geschiedenis transiente fouten fouten die van voorbijgaande aard zijn VLIW very large instruction word WAR Wite after read WAW Write after write Wet van Moore Verdubbeling chip elke 18 maanden